台积电冲刺1nm：单个封装可集成1万亿个晶体管

  现在用上3nm工艺的只要苹果的A17 PRO芯片，而且跟着台积电活跃扩展3nm制程工艺的产能，代工龙头将在下一年全面铺开N3E工艺，更先进的工艺在产能和本钱进步一步取得打破。

  不过台积电的野心远不止于此，据外媒tomshardware报导，晶圆代工大厂台积电在IEDM大会上共享了其最新的Roadmap，方案在2030年推出1nm级的A10制程，完成单个芯片上集成200亿个晶体管，并依托于先进封装技能，完成单个封装上集成1万亿个晶体管的方针。

  具体来说，依据台积电的方案，首要会在2025年量产2nm级的N2制程，2026年左右量产N2P制程，到时将会选用新的通道资料、EUV、金属氧化物ESL、自对齐线w/Flexible Space、低损害/硬化Low-K&新式铜填充等技能。

  将完成单颗芯片集成逾越1000亿个晶体管，一起凭借先进的3D封装技能，完成单个封装集成逾越5000个晶体管。

  在2027年之后，台积电还将量产1.4nm级的A14制程，2030年将量产1nm级的A10制程，完成单芯片集成逾越2000亿个晶体管，凭借3D封装技能，完成单个封装内集成逾越1万亿个晶体管。

  至于近邻的三星，在上一年完成第一代3nm制程工艺3nm GAA的量产，而且有音讯称，三星将在2024年量产MBCFET架构的第二代3nm工艺3GAP，在原有的SF3E基础上做进一步的优化，之后还会有功能增强型的SF3P（3GAP+），更适合制作高功能芯片。

  光有3nm还不行，三星希望能抢先一步台积电完成量产2nm，以速度压倒对方，从而在新一代制程节点上取得竞赛优势。现在台积电和三星渐渐的开端了2nm工艺的研制和竞赛，两边都方案在2025年开端量产2nm工艺芯片。

  可是两家的工艺技能并不相同，台积电的2nm工艺将接着运用FinFET晶体管结构，但选用了新的Nanowire技能，能愈加进一步缩小晶体管的尺度和距离。三星的2nm工艺将沿袭GAA晶体管结构，但选用了新的MBCFET技能，能大大的进步晶体管的功能和稳定性。

  总的来说，台积电的技能仍是要优于三星的技能，至于国产芯片嘛，在制程上与世界距离还比较大，但在其他方面也有不少优势和潜力。咱们还需要坚持研制，不断的进步芯片的良率与工艺，才干不断缩短与国外先进的技能的距离，乃至逾越它们。